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Quartus Verilog HDL/FPGA 驱动4位动态数码管演示4位16进制累加 (每隔1秒加1)

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ID:57657发表于 2022-1-16 09:27|显示全部楼层
main.png

  1. module main(
  2.      input clk,                             //50Mhz 时钟输入
  3.      output reg [7:0] seg_code,         //数码管段码 8位     A~DP
  4.      output reg [3:0] bit_code         //数码管位码 4位 ~1:千位 ~2:百位     ~4:十位 ~8:个位
  5. );

  7. function [7:0] display;             //16进制数码管段码查询
  8.      input [3:0] hex;
  9.      begin
  10.      case(hex)
  11.          4'h0:display = 8'h3F;
  12.          4'h1:display = 8'h06;
  13.          4'h2:display = 8'h5B;
  14.          4'h3:display = 8'h4F;
  15.          4'h4:display = 8'h66;
  16.          4'h5:display = 8'h6D;
  17.          4'h6:display = 8'h7D;
  18.          4'h7:display = 8'h07;
  19.          4'h8:display = 8'h7F;
  20.          4'h9:display = 8'h6F;
  21.          4'hA:display = 8'h77;
  22.          4'hB:display = 8'h7C;
  23.          4'hC:display = 8'h39;
  24.          4'hD:display = 8'h5E;
  25.          4'hE:display = 8'h79;
  26.          4'hF:display = 8'h71;    
  27.      endcase
  28.      end
  29. endfunction

  31. reg [15:0] hex = 0;         //数码管通过16进制显示出此寄存器的值
  32. reg [15:0] i = 0;
  33. reg [1:0] j = 0;
  34. reg [31:0] k = 0;
  35. always @(posedge clk) begin         //CLK上升沿触发
  36.      //数码管动态扫描 (FPGA的段码和位码可以并行发送 所以不需要消影)
  37.      i = i + 1'd1;
  38.      if(i == 16'd50000) begin         //50000个时钟即为1ms
  39.          i = 0;
  40.              j< = j + 1'd1;
  41.              //共阴或共阳 如果显示不正确 可将 seg_code 或 bit_code 前的 ~号去除 并检查A~DP的Pin是否设置颠倒
  42.              case(j)
  43.                  2'd0:seg_code< = ~display(hex[15:12]);
  44.                  2'd1:seg_code< = ~display(hex[11:8]);
  45.                  2'd2:seg_code< = ~display(hex[7:4]);
  46.                  2'd3:seg_code< = ~display(hex[3:0]);
  47.              endcase
  48.              bit_code< = ~(1'd1<< j);
  49.      end
  50.      //16进制累加 1秒+1
  51.      k = k + 1'd1;
  52.      if(k == 50000000) begin
  53.          k = 1'd0;
  54.          hex< = hex + 1'd1;
  55.      end
  56. end


  59. endmodule

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ID:691028发表于 2022-2-16 08:44|显示全部楼层
学习楼主的实例，请教一下楼主，Verilog HDL该如何系统的学习呢？总是学不会
ID:57657发表于 2022-2-16 12:38|显示全部楼层
0x00000000 发表于 2022-2-16 08:44
学习楼主的实例，请教一下楼主，Verilog HDL该如何系统的学习呢？总是学不会

没学过单片机、数电的先学这些。
想实现什么功能，按照程序逻辑进行移植。
网上买几本书，里面有语法和配置方法。

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