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      XL FPGA技术交流

      文章：91被阅读：10.2w粉丝数：8关注数：0点赞数：0

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      I2C笔记分享

      SCL：上升沿将数据输入到每个EEPROM器件中；下降沿驱动EEPROM器件输出数据。(边沿触发) ....
      的头像XL FPGA技术交流 发表于08-13 18:19 •306次阅读

      programmer下载常见问题总结-v2

      programmer下载常见问题总结
      的头像XL FPGA技术交流 发表于08-13 16:17 •585次阅读
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      Efinity编译生成文件使用指导-v1

      接上篇： （6）查看Unassigned Core Pins。 在placement下面的palce....
      的头像XL FPGA技术交流 发表于08-13 14:22 •172次阅读
      Efinity编译生成文件使用指导-v1

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      （1）查看综合后的原语 在outflow .map是网表对FPGA资源的映射。比如gbuf,dspt....
      的头像XL FPGA技术交流 发表于08-13 11:51 •556次阅读
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      LVDS的GCLK接收方案-v1

      在易灵思的器件上接收LVDS一般采用PLL接收，通过PLL产生两个时钟，一个是fast_clk，一个....
      的头像XL FPGA技术交流 发表于08-13 08:44 •81次阅读
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      在易灵思的器件上接收LVDS一般采用PLL接收，通过PLL产生两个时钟，一个是fast_clk，一个....
      的头像XL FPGA技术交流 发表于08-12 17:11 •603次阅读
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      programmer下载常见问题总结-v4

      连接下载器之后什么也读不出来？一般为驱动没有安装，在device manger里面查看是否有libu....
      的头像XL FPGA技术交流 发表于08-06 15:21 •712次阅读
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      programmer下载常见问题总结-v3

      （0）连接下载器之后什么也读不出来 说明 ：一般为驱动没有安装，在device manger里面查看....
      的头像XL FPGA技术交流 发表于07-30 08:43 •165次阅读
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      FL60D2GF225及demo板介绍

      FL60F225D2G器件简介 FL60F225D2G 采用 System in Package（S....
      的头像XL FPGA技术交流 发表于07-29 08:39 •93次阅读
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      易灵思Trion FPGA PS配置模式--update(6)

      准备工作 PS模式首先要把Bitstream Generation中的 （1）JTAG模式选择为Pa....
      的头像XL FPGA技术交流 发表于07-23 08:48 •144次阅读
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      易灵思SOC onchip RAM初始化

      最新有客户在询问soc的片上RAM启动方案。于是有了本篇文章。如果soc不     使用外部存....
      的头像XL FPGA技术交流 发表于07-21 16:54 •221次阅读
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      InterfaceDesinger 使用案例-v3

        1、 DDIO用法 2、 时钟输出 3、 Efinity处理三态端口问题 4、 PLL的添加  ....
      的头像XL FPGA技术交流 发表于07-17 16:24 •521次阅读
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      Efinity debuger常见问题总结-v2

      Efinity在Debug时会出现UUID mismatch错误。很多刚开始使用的人经常遇到。下面我....
      的头像XL FPGA技术交流 发表于07-11 11:39 •1319次阅读
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      Efinity RISC-V IDE入门使用-3

      自从新版本的Efinity RISC-V IDE发布之后，这直没有时间操作一下，它为RISC-V '....
      的头像XL FPGA技术交流 发表于07-09 08:46 •234次阅读
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      二进制处理中的一些技巧

      在二进制和十进制的处理中，有时候一些小技巧是很有用的。 1、把十进制数转换成二进制数 （....
      的头像XL FPGA技术交流 发表于07-05 11:51 •290次阅读

      verilog系统函数

      （1）fwrite是需要触发条件的，需要手动添加换行。 （2）如果写放文件的格式为%d，则认为....
      的头像XL FPGA技术交流 发表于07-05 11:48 •313次阅读
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      1.5G MIPI dsi TX移植注意事项及demo - update8

      硬件平台 软件平台： 使用注意事项 MIPI Dsi的使用相比于CSI多了一些寄存器控制，生成的ex....
      的头像XL FPGA技术交流 发表于06-27 08:43 •549次阅读
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      Ti180J484_多镜像跳转测试demo

      应客户要求做一个mult image的测试。 硬件平台： 软件版本 Golden image工程的设....
      的头像XL FPGA技术交流 发表于06-25 19:19 •1393次阅读
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      易灵思的时钟网络问题

      在T20中有16个全局时钟网络GCLK。在芯片的左右两侧各8个。全局时钟管脚或者PLL的输出时钟通过....
      的头像XL FPGA技术交流 发表于06-20 16:22 •1151次阅读
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      LVDS用法:LVDS RX 时钟选择 LVDS的PLL的复位信号的处理

      这里以钛金的LVDS为例。 LVDS RX 时钟选择 LVDS时钟的接收要连接名字为GPIOx_P_....
      的头像XL FPGA技术交流 发表于06-18 11:35 •1599次阅读
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      Efinity软件安装教程与Efinity入门使用教程 大牛手把手教程

      1.软件安装教程 step1: 安装Python,注意勾选“Add Python 3.7 to PA....
      的头像XL FPGA技术交流 发表于05-20 17:10 •819次阅读
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      Efinity debugeri常见问题总结-v1

      (1)UUID mismatch Efinity在Debug时会出现UUID mismatch错误。....
      的头像XL FPGA技术交流 发表于05-20 16:53 •336次阅读
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      Ti60F100 内外flash操作方案

      有客户认为Ti60F100内部flash容量比较小，只有16Mb，需要外挂flash.这里我们提供了....
      的头像XL FPGA技术交流 发表于05-20 16:42 •1011次阅读
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      RISC-V的中断处理 中断操作三个步骤

      中断操作三个步骤： 1、中断初始化 2、trap处理 3、用户中断处理
      的头像XL FPGA技术交流 发表于05-20 16:38 •620次阅读

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        在使用Trion乘法器可能会遇到以下问题： （1）[EFX-0652 ERROR] 'EFX_M....
      的头像XL FPGA技术交流 发表于05-20 16:35 •243次阅读
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        DDIO用法 对于输入输出IO很多时候会用到DDIO的用法。对于DDIO，就是时钟的双沿采集或者....
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      时钟输出 易灵思所有的GPIO都可以用作时钟输出。这里我们提供两种时钟输出方式。 方法一：把时钟设置....
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      加法进位链的手动约束

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      添加约束的目的是为了告诉FPGA你的设计指标及运行情况。在上面的生成约束之后，在Result àxx....
      的头像XL FPGA技术交流 发表于04-28 18:36 •1702次阅读
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      通过TCL添加IO分配

      如果要分配的IO比较多，也可以通过TCL来添加 IO分配。在interface界面通过Export ....
      的头像XL FPGA技术交流 发表于04-24 08:43 •181次阅读
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