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FPGA开发

题目除了应聘岗位之外是胡乱写的。提前批一面。本人电子科大电气工程硕。所以问了我为什么要投fpga，回答因为在实验室做的就是这个，也不想以后都用不到了。问了项目，其他都还好，问到项目的难点在哪的时候懵了一会，回答说报文格式解析有一些工作量，最后被说项目有点简单。最后是专业面，问了几个问题，没有深问。建立时间和保持时间、时序分析违例有哪几种，原因和解决方法、zynq的结构、fifo为什么要用格雷码。提问环节。因为是我第一次面试（确实投的晚了），所以问了下简历和回答有没有什么能提升的地方。说是专业知识还可以，项目有点简单，回答问题的逻辑还可以。接着问了因为投的晚后面还有多少机会。没有回答，只是说这个事是后面hr说了算。还问了如果有二面的话，大概要等多久。回答是整个流程大概两周。...查看更多

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FPGA开发

 一、自我介绍和项目经验面试开始，首先面试官要求我简要介绍自己和我的项目经验。我向面试官展示了我的技能和项目经历，特别强调了我在数字电路设计和 FPGA 开发方面的经验。二、数字电路问题面试官问我解释D触发器和 JK 触发器的区别。我简洁地解释了两者的工作原理和时序特性。面试官询问了我一个组合逻辑电路的设计问题：实现一个2-4译码器。我用 Verilog 代码给出了一个简单但完整的实现。三、FPGA 相关问题面试官问我 FPGA 是什么以及 FPGA 的优势是什么。我解释了 FPGA 的定义和它与 ASIC 的区别，并列举了 FPGA 的灵活性、可编程性和快速上市等优势。面试官询问 FPGA 内部资源的组成，以及 LUT 是如何工作的。我解释了 FPGA 由可编程逻辑块（CLB）、I/O块、时钟管理器和全局资源组成，并简要描述了 LUT 的查找表功能。四、FPGA 设计问题面试官给了我一个 Verilog 模块的代码，并要求我检查其中的潜在问题。我仔细阅读了代码，并指出了一个可能导致时序问题的地方，并提供了一些建议来改进代码。面试官让我描述一下 FPGA 的时序约束和如何设置它们。我解释了时序约束的重要性，以及如何使用约束文件来确保设计在时钟频率和时序要求下正常工作。五、开放性问题面试官问我在项目中遇到的最具挑战性的问题是什么，以及我是如何解决的。我向面试官详细描述了一个复杂的时序问题，并介绍了我通过优化代码和时序约束等方法成功解决的经历。面试官询问我在设计中遇到的性能瓶颈和优化策略。我提到了一个需要改进性能的模块，并说明了我通过并行化和优化算法等方式来提高设计性能的过程。...查看更多

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一共有两面；都是一对一；风格简洁，直击项目；要对项目有着深刻的把握；FPGA项目考察器件选型、资源利用以及时序分析要点；一定需要对项目有着深刻体会；还是考察项目，会从项目中提取出考察点考察；面试官风格凌厉，直击要害；在听到想要的答案后便会着手考察下一个点；还是需要熟悉简历上的项目；...查看更多

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本次面试感觉很好，因为是校招宣讲会，所以是先在学校进行过初面，问了些基本的情况，比如对后续工作有什么想法，公司的基本情况有疑问嘛，期望薪资，是否留（广州发展），家里人同不同意出远门。当天下午做了个简单的技术面还是根据简历写的项目来的，会挖掘的很深，主要还是面试官想了解你会什么以及你会的跟他们做的产品是否相关总体不错。...查看更多

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